Forth http://www.fforum.winglion.ru/ |
|
распознавалка чисел в формате языка verilog http://www.fforum.winglion.ru/viewtopic.php?f=25&t=3338 |
Страница 1 из 1 |
Автор: | mOleg [ Сб июл 09, 2022 01:19 ] |
Заголовок сообщения: | распознавалка чисел в формате языка verilog |
source file: verilog.fts Ну, и примеры использования (просто набираем в консоли): '123 .vn 'd123 .vn 'h1A3E .vn 10'd333 .vn -12'b11100101010111 .vn и т.д. |
Автор: | Hishnik [ Вс июл 10, 2022 18:54 ] |
Заголовок сообщения: | Re: распознавалка чисел в формате языка verilog |
Что-то я попробовал увидеть тут КА или регулярные выражения, и не увидел. |
Автор: | mOleg [ Вс июл 10, 2022 21:33 ] |
Заголовок сообщения: | Re: распознавалка чисел в формате языка verilog |
Hishnik писал(а): Что-то я попробовал увидеть тут КА или регулярные выражения, и не увидел. а мне шашечки не нужны, мне ехать 8) числа распознаются, сохраняются, компилируются |
Автор: | Hishnik [ Вс июл 10, 2022 22:35 ] |
Заголовок сообщения: | Re: распознавалка чисел в формате языка verilog |
Вот нормальный несложный КА здесь поедет очень даже хорошо. Главное, будет видно, что и где делается. |
Автор: | Total Vacuum [ Пн июл 11, 2022 10:38 ] |
Заголовок сообщения: | Re: распознавалка чисел в формате языка verilog |
А, кстати, если не секрет, куда ехать? Неужели пожирать описания схем на veriloge и рожать "прошивки"? |
Автор: | KPG [ Пн июл 11, 2022 14:08 ] |
Заголовок сообщения: | Re: распознавалка чисел в формате языка verilog |
mOleg Этот пример сделан в рамках запуска под твоим SPF4-fork? И есть ли какая то разница в его реализации в оригинальном SPF4 vs SPF4-fork с методологической точки рассмотрения? и в связи с этим попутный вопрос, а есть ли отдельный код для совмещения запуска этого примера в SPF4? |
Автор: | mOleg [ Пн июл 11, 2022 16:54 ] |
Заголовок сообщения: | Re: распознавалка чисел в формате языка verilog |
Total Vacuum писал(а): А, кстати, если не секрет, куда ехать? Неужели пожирать описания схем на veriloge и рожать "прошивки"? в проекте часто бывают всякие параметры, типа адресов регистров, специфичных констант и прочего, что просто лень дублировать в программе. выглядит это либо как: `define something 16'h0FED впрочем, тут могут быть и выражения, но без выражений можно обойтись, либо: parameter something= 10'b100101010; (параметры могут перечисляться через запятую) Особенность чисел в верилоге в том, что можно в явном виде задавать длину числа в битах, в последнем примере 10' это и есть длина числа, а после ' может стоять модификатор системы счисления. кстати можно делать и так: `define DW 12 parameter one= `DW'h10, `DW'd123, `DW'b1000101; в общем, подключаем файл из проекта верилога и с ним работаем. |
Автор: | mOleg [ Пн июл 11, 2022 17:04 ] |
Заголовок сообщения: | Re: распознавалка чисел в формате языка verilog |
KPG писал(а): mOleg Этот пример сделан в рамках запуска под твоим SPF4-fork? И есть ли какая то разница в его реализации в оригинальном SPF4 vs SPF4-fork с методологической точки рассмотрения? и в связи с этим попутный вопрос, а есть ли отдельный код для совмещения запуска этого примера в SPF4? да на форке, я к СПФу не прикасался уж лет 10. форк- полностью переписанный СПФ4, в нем практически от СПФа ничего не осталось, поэтому без переделки не получится. Тем более, в данном примере числа распознает словарь VERILOG , который добавляется в контекст когда нужно, в СПФ4 такого механизма просто нет (там есть NOTFOUND , но он неуправляем) Hishnik писал(а): Вот нормальный несложный КА здесь поедет очень даже хорошо. Главное, будет видно, что и где делается. тут не так оно и сложно, КА выигрыша особого не даст, собственно, вот это делать через автомат (?): \ преобразовать строку asc # в записи VERILOG в значение числа ud и битовую длину числа ud# : PosNumber ( asc # --> ud# ud ) ?Long ?Base ?Numb countDBits CheckLong ; |
Автор: | Hishnik [ Пн июл 11, 2022 18:55 ] |
Заголовок сообщения: | Re: распознавалка чисел в формате языка verilog |
А зачем в программном проекте спецификатор размера из Verilog? Он нужен для моделирования цепей, у которых разрядность физически не 32, и поэтому использование обычных переменных может дать некорректный результат. При этом integer в Verilog имеет 32 разряда. |
Автор: | mOleg [ Вс июл 17, 2022 23:52 ] |
Заголовок сообщения: | Re: распознавалка чисел в формате языка verilog |
Hishnik писал(а): А зачем в программном проекте спецификатор размера из Verilog? ну, не особо нужен, просто сделал на всякий случай. Hishnik писал(а): При этом integer в Verilog имеет 32 разряда. SystemVerilog в квартусе, вроде как 64 бита, но, с числами двойной длины проще получается распознавалка, т.к. >number 64-битный, как и вывод: <# # #S #> P.S. возможно учет разрядности уберу, т.к. числа могут быть записаны еще и в обычном виде ( в моем случае приходится всегда писать хотя бы так: '12 , чтобы число было в нужном формате (пока не напрягает, так как, код для верилога я пишу сам). |
Автор: | Hishnik [ Пн июл 18, 2022 00:20 ] |
Заголовок сообщения: | Re: распознавалка чисел в формате языка verilog |
mOleg писал(а): SystemVerilog в квартусе, вроде как 64 бита, 32 требуется, больше - implementation-dependent. Под 64-битными компиляторами часто 64 бита и реализуют. |
Автор: | Total Vacuum [ Пн июл 18, 2022 16:46 ] |
Заголовок сообщения: | Re: распознавалка чисел в формате языка verilog |
mOleg писал(а): P.S. возможно учет разрядности уберу, т.к. числа могут быть записаны еще и в обычном виде ( в моем случае приходится всегда писать хотя бы так: '12 , чтобы число было в нужном формате (пока не напрягает, так как, код для верилога я пишу сам). Кстати, раз уж сам пишешь для верилога, можно и наоборот: не читать из верилога, а наоборот генерировать из форта верилог-файлы. |
Страница 1 из 1 | Часовой пояс: UTC + 3 часа [ Летнее время ] |
Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group http://www.phpbb.com/ |